好久沒動網誌了 Orz
看來最近Google 將Blogger跟Google +結合在一起了...
那之後就得寫些比較有趣一點的文章XDD
不然大家在這邊都只看到技術相關文章...難免覺得乏味XD
但我也得重新考慮Security方面的問題...Anyway 期待下次的文章吧(會儘快更新＠＠)
2012年2月25日 星期六
2011年11月7日 星期一
2011年2月14日 星期一
[ 轉 ] 大學生出去的說話技巧
在FB上看到的，感覺蠻實際的就backup一下~
[ 轉 ] 大學生出去的說話技巧
by Halu Kuan on Tuesday, February 8, 2011 at 2:42am
雖然我已經工作兩年了，並且在工作中一直都很上進，可是這篇文章對我現在依然很受用，希望大家用心閱讀，或許對你有幫助.。
[ 轉 ] 大學生出去的說話技巧
by Halu Kuan on Tuesday, February 8, 2011 at 2:42am
雖然我已經工作兩年了，並且在工作中一直都很上進，可是這篇文章對我現在依然很受用，希望大家用心閱讀，或許對你有幫助.。
2011年1月16日 星期日
[VLSI] Design Vision scripts 分享!
這學期終於結束了，在課堂上學了蠻多CAD TOOL的。在這邊就自己備份、分享一下。有興趣的人就看看吧!
Script for Design Vision:
#####################
#Synthesis part
#####################
read_file -format verilog {/home/raid2_2/user99/r99079/final/CPU_TOP.v}
#####################
#Set Constraints
#####################
current_design CPU_TOP
create_clock -name "clk" -period 20 -waveform {"0" "10"} {"clk"}
set_dont_touch_network [ find clock clk]
set_fix_hold clk
set_operating_conditions "typical" -library "typical"
set_wire_load_model -name "ForQA" -library "typical"
set_wire_load_mode "segmented"
####################
set_input_delay -clock clk 2 interrupt
set_input_delay -clock clk 2 rst
set_input_delay -clock clk 2 instr_IF[*]
set_input_delay -clock clk 2 MEMdata_MEM[*]
set_output_delay -clock clk 2 PCout[*]
set_output_delay -clock clk 2 memWrite
set_output_delay -clock clk 2 memRead
set_output_delay -clock clk 2 ALUresult_MEM[*]
set_output_delay -clock clk 2 data2_MEM[*]
####################
set_max_area 0
set_max_fanout 8 CPU_TOP
set_max_transition 1 CPU_TOP
set_load 0.05 [get_ports "interrupt"]
set_load 0.05 [get_ports "rst"]
set_load 0.05 [get_ports "instr_IF[*]"]
set_load 0.05 [all_outputs]
# Remove unconnecting wire
set sh_enable_line_editing true
set_fix_multiple_port_nets -all -buffer_constants [get_designs *]
#####################
# Compile Desin
#####################
uplevel #0 check_design
compile -map_effort high
#####################
# Report timing, area
# and power
#####################
uplevel #0 { report_clock -nosplit }
uplevel #0 { report_timing -path full -delay max -nworst 1 -max_paths 1 -significant_digits 2 -sort_by group }
uplevel #0 { report_power -analysis_effort low }
uplevel #0 { report_area -nosplit }
# Remove assign
remove_unconnected_ports -blast_buses [get_cells * -hier]
set bus_inference_style {%s[%d]}
set bus_naming_style {%s[%d]}
set hdlout_internal_busses true
change_names -hierarchy -rule verilog
define_name_rules name_rule -allowed "a-z A-Z 0-9 _" -max_length 255 -type cell
define_name_rules name_rule -allowed "a-z A-Z 0-9 _[]" -max_length 255 -type net
define_name_rules name_rule -map {{"\\*cell\\*" "cell"}}
change_names -hierarchy -rules name_rule
#####################
# Save gate level
# verilog file and sdf file
#####################
write -hierarchy -format ddc
write -hierarchy -format verilog -output /home/raid2_2/user99/r99079/final/CPU_syn.vg
write_sdf -version 2.1 /home/raid2_2/user99/r99079/final/CPU_syn.sdf
write_sdc CPU.sdc
######### End of Synthesis part ##########
Script for Design Vision:
#####################
#Synthesis part
#####################
read_file -format verilog {/home/raid2_2/user99/r99079/final/CPU_TOP.v}
#####################
#Set Constraints
#####################
current_design CPU_TOP
create_clock -name "clk" -period 20 -waveform {"0" "10"} {"clk"}
set_dont_touch_network [ find clock clk]
set_fix_hold clk
set_operating_conditions "typical" -library "typical"
set_wire_load_model -name "ForQA" -library "typical"
set_wire_load_mode "segmented"
####################
set_input_delay -clock clk 2 interrupt
set_input_delay -clock clk 2 rst
set_input_delay -clock clk 2 instr_IF[*]
set_input_delay -clock clk 2 MEMdata_MEM[*]
set_output_delay -clock clk 2 PCout[*]
set_output_delay -clock clk 2 memWrite
set_output_delay -clock clk 2 memRead
set_output_delay -clock clk 2 ALUresult_MEM[*]
set_output_delay -clock clk 2 data2_MEM[*]
####################
set_max_area 0
set_max_fanout 8 CPU_TOP
set_max_transition 1 CPU_TOP
set_load 0.05 [get_ports "interrupt"]
set_load 0.05 [get_ports "rst"]
set_load 0.05 [get_ports "instr_IF[*]"]
set_load 0.05 [all_outputs]
# Remove unconnecting wire
set sh_enable_line_editing true
set_fix_multiple_port_nets -all -buffer_constants [get_designs *]
#####################
# Compile Desin
#####################
uplevel #0 check_design
compile -map_effort high
#####################
# Report timing, area
# and power
#####################
uplevel #0 { report_clock -nosplit }
uplevel #0 { report_timing -path full -delay max -nworst 1 -max_paths 1 -significant_digits 2 -sort_by group }
uplevel #0 { report_power -analysis_effort low }
uplevel #0 { report_area -nosplit }
# Remove assign
remove_unconnected_ports -blast_buses [get_cells * -hier]
set bus_inference_style {%s[%d]}
set bus_naming_style {%s[%d]}
set hdlout_internal_busses true
change_names -hierarchy -rule verilog
define_name_rules name_rule -allowed "a-z A-Z 0-9 _" -max_length 255 -type cell
define_name_rules name_rule -allowed "a-z A-Z 0-9 _[]" -max_length 255 -type net
define_name_rules name_rule -map {{"\\*cell\\*" "cell"}}
change_names -hierarchy -rules name_rule
#####################
# Save gate level
# verilog file and sdf file
#####################
write -hierarchy -format ddc
write -hierarchy -format verilog -output /home/raid2_2/user99/r99079/final/CPU_syn.vg
write_sdf -version 2.1 /home/raid2_2/user99/r99079/final/CPU_syn.sdf
write_sdc CPU.sdc
######### End of Synthesis part ##########
2011年1月6日 星期四
研究生筆記: Survey Paper的重要性
Hello 各位或是我XD 今天要跟分享一個大家都懂，但又時常犯的錯誤。就是對於Paper Survey 的忽視...
有些時候我們做研究，以為這項東西沒人做就貿然投入下去弄，到最後時常發生這東西已經有人做過或是發過paper的情況...我就是一個活生生的例子 (老馬了...)
所以大家在做研究前，一定要！務必要！做相關研究的paper survey！看過，做過筆記後，確定沒有再下去弄！
另外別人跟你說的未必都是對的，必須你問過，或是驗證過才能相信，對於別人嘴砲要有抵抗力！千萬別亂相信！這就跟詐騙集團的例子很像，你以為真的沒人弄，真的這麼easy嗎？請求正過後再說，不然免談！
這邊分享給各位研究生及自己做一個警惕，希望日後研究不會在發生這種慘事(不要再老馬囉 >.^)
有些時候我們做研究，以為這項東西沒人做就貿然投入下去弄，到最後時常發生這東西已經有人做過或是發過paper的情況...我就是一個活生生的例子 (老馬了...)
所以大家在做研究前，一定要！務必要！做相關研究的paper survey！看過，做過筆記後，確定沒有再下去弄！
另外別人跟你說的未必都是對的，必須你問過，或是驗證過才能相信，對於別人嘴砲要有抵抗力！千萬別亂相信！這就跟詐騙集團的例子很像，你以為真的沒人弄，真的這麼easy嗎？請求正過後再說，不然免談！
這邊分享給各位研究生及自己做一個警惕，希望日後研究不會在發生這種慘事(不要再老馬囉 >.^)
2010年12月24日 星期五
[閒聊] 面試經驗
首先感謝我的朋友讓我有這次寶貴的經驗到某知名公司去面試。對於一個才剛進入碩士班的學生來說這真的是非常寶貴的經驗，真的很謝謝你們:)
OK拉回正題，這次我是去一家某知名公司去面試，也是我人生第一場職場上的面試。在穿著上我是覺得只要穿符合你身分的衣服就可以了（為此我還特地跑去買了一件polo衫），以簡單樸素為主（看職業啦，這邊是以工程師為example）。在跟主管對話的時候，記得一定要有禮貌，還有另一件很重要的事...手機請務必關機，不然真的會很尷尬...
基本上主管會問的問題通常都跟你目前的研究方向及你之前學過的知識有關，所以不必太緊張，只要簡潔扼要的回答就可以了，除非要你多解釋你在詳細去解釋它，不然有些時候會把自己給考倒(他會依照你說的問問題)。最後結束時，不要忘記跟人家說聲謝謝指教，接著就聽天由命啦～
以上是我的一些心得分享，希望對別人或是未來的我都有幫助!
OK拉回正題，這次我是去一家某知名公司去面試，也是我人生第一場職場上的面試。在穿著上我是覺得只要穿符合你身分的衣服就可以了（為此我還特地跑去買了一件polo衫），以簡單樸素為主（看職業啦，這邊是以工程師為example）。在跟主管對話的時候，記得一定要有禮貌，還有另一件很重要的事...手機請務必關機，不然真的會很尷尬...
基本上主管會問的問題通常都跟你目前的研究方向及你之前學過的知識有關，所以不必太緊張，只要簡潔扼要的回答就可以了，除非要你多解釋你在詳細去解釋它，不然有些時候會把自己給考倒(他會依照你說的問問題)。最後結束時，不要忘記跟人家說聲謝謝指教，接著就聽天由命啦～
以上是我的一些心得分享，希望對別人或是未來的我都有幫助!
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